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一场围绕华为“韬（τ）定律”的争论，马上从半导体圈蔓延到中语互联网。

事情本不复杂。不久前，华为在IEEEISCAS2026会议上肃穆发布“TauScalingLaw（韬定律）”以及中枢技艺“LogicFolding（逻辑折叠）”。在华为的界说里，这是一种区别于传统摩尔定律的新式芯片演进旅途：畴昔芯片性能普及的关键，不再仅仅不休收缩晶体管，而是压缩芯片里面的“时辰常数τ”，即信号在芯片里面传播所需要的时辰。

随后，NVIDIACEO黄仁勋在台北电脑展前夜接收采访时评价称，这对华为而言是一个紧要冲破，但对台积电并不组成委果羁系，因为类似的3D堆叠、夹杂键合和先进封装技艺，民众跨越厂商还是探索了许多年。

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这段表态很快激发争议。部分不雅点觉得，黄仁勋“误读”了华为技艺，因为LogicFolding并不等同于传统先进封装，它不是浮浅的“芯片堆叠”，而是更深层、更细粒度的芯片里面三维逻辑重构。致使有东说念主觉得，黄仁勋是在很是淡化华为冲破的意旨。

但如果把视角拉回通盘这个词半导体产业的发展眉目，会发现，委果的问题并不在于黄仁勋“懂不懂”技艺，而在于：后摩尔期间，芯片行业究竟会沿着什么标的连续演进。而在这个问题上，华为、台积电、英特尔、三星，其实正在渐渐走向消失个大标的。

当年几十年，半导体产业最中枢的增长逻辑，是摩尔定律。通过不休收缩晶体管尺寸，在通常面积上塞入更多晶体管，从90nm、28nm、7nm一齐走到今天的3nm，本体上都是“几何缩微”。但进入5nm之后，产业还是越来越明白感受到传统缩放道路的贫苦。一方面，晶体管尺寸正在靠拢物理极限，连吸收缩会际遇走电流增多、功耗密度高涨以及制造复杂度急剧提高级问题；另一方面，更现实的问题是，先进制程成本正在指数级高涨。如今先进节点的研发干涉还是达到数百亿好意思元量级，而EUV光刻机单台价钱也达到数亿好意思元，通盘这个词行业都在承受越来越高的本钱压力。

更关键的是，即使晶体管还能连吸收缩，芯片性能普及也初始际遇另一个瓶颈：互连延迟。

这是平素破钞者很少防护，但半导体行业里面还是商榷多年的问题。今天的大型AI芯片，委果拖慢性能的，许多时候还是不是晶体管本人，而是数据在芯片里面“跑得太远”。跟着晶体管数目暴增，芯片里面连线越来越复杂，导线长度增多后，RC寄收效应也会马上高涨。所谓RC延迟，本体上是互连电阻与寄生电容共同带来的信号传播迁延。关于当代高性能芯片而言，互连延迟还是占据合座时序瓶颈中的越来越高比例。

因此，通盘这个词行业当年十多年都在念念考消失个问题：如果连吸收缩晶体管越来越贫苦，那么能不成换一种念念路，裁减数据传播旅途？

这其实即是华为“韬定律”的中枢逻辑。

华为提议，不再单纯追求晶体管尺寸收缩，而是通过压缩信号传播时辰常数τ来普及合座性能。浮浅瓦解，即是尽可能让数据“少跑少许路”。这背后委果激刊行业顺心的，并不是“τ定律”这个名字，而是其具体结束形状——LogicFolding。

当年传统芯片设想，本体上是二维平面结构。逻辑门、电路单位、缓存、SRAM等，都在硅片名义横向陈列。跟着范畴越来越大，芯片里面关键旅途不休拉长，信号需要在更长距离上传播。而LogicFolding试图作念的事情，是把这些本来平铺的逻辑结构进行三维化重构。

不错把它瓦解为，传统芯片像是一座不休向外蔓延的平面城市，而LogicFolding则试图把城市“立体化”。本来横向传播几十微米的数据旅途，畴昔可能只需要通过垂直互连平直高下通讯。华为公开的信息表露，LogicFolding使用了夹杂键合（HybridBonding）技艺，通过高密度铜-铜互连，将不同层的逻辑结构平直通顺，从而权贵训斥互连长度、减少RC寄生延迟，并普及有用晶体管密度与能效。

按照华为败露的数据，首款选拔该架构的“麒麟2026”芯片，晶体管密度可普及约53.5%，达到约238MTr/mm²，接近早期3nm工艺区间，同期部分高性能中枢能效普及约41%。华为还提议，到2031年，其指标是结束“1.4nm级等效密度”。

这里有一个尽头紧迫、但许多报说念容易耻辱的倡导：所谓“1.4nm级等效密度”，并不虞味着中国还是领有委果的1.4nm制造工艺。它更多是通过三维集成、逻辑重构、空间运用率普及，结束接近先进制程的晶体管密度成果，而不是在传统制程意旨上委果进入1.4nm节点。这两者之间有本体区别。委果的先进工艺，仍然波及EUV光刻、材料体系、晶圆工艺、良率限制等完满产业链智商。

那么，为什么部分东说念主会觉得黄仁勋“误读”了华为技艺？

中枢原因在于，黄仁勋把LogicFolding与传统3D封装、芯片堆叠放在消失个技艺框架里商榷，而不少技艺圈东说念主士觉得，两者并不是一个层级。

传统先进封装，举例台积电CoWoS、SoIC，英特尔Foveros，本体上主若是die级堆叠，也即是把多个完满芯片垂直集成，举例GPU与HBM之间的高带宽互连。而华为强调的LogicFolding，则更像是逻辑单位级别的细粒度三维重构。它不是“芯片和芯片之间”的通顺，而是试图深切到芯片里面逻辑结构本人。

从这个角度看，两边如实存在相反。华为致使额外强调“Folding不是Stacking”，试图与传统先进封装作念诀别。

但问题在于，这是否意味着黄仁勋确切“看错”了？

谜底就怕并不是。

因为如果从民众半导体技艺演进道路来看，华为的标的其实并非闲暇孤身一人存在，而是通盘这个词行业当年十多年共同鼓动的一条大趋势。

如果进一步细究，会发现TSMC、Intel、Samsung、Imec等企业或机构，践诺上还是围绕“后摩尔期间如何连续普及密度和性能”建筑了一整套系统性的3D技艺道路。只不外，这些道路分散在不同层级：有的是die/chiplet级堆叠，有的是晶体管级垂直化，还有一些则试图平直在单块硅片里面构建委果的三维逻辑结构。

而华为的LogicFolding，本体上正处于这些技艺旅途的交叉地带。

最早教诲的是die/chiplet级3D集成，也即是今天市集还是庸碌买卖化的先进封装道路。

Intel的Foveros和TSMC的SoIC，是面前最具代表性的两条道路。

以IntelFoveros为例，滚球app软件它领先的念念路其实尽头平直：既然单块芯片越来越难制造，那么就把不同功能拆成多个tile，再通过三维堆叠再行组合。MeteorLake还是选拔了这一念念路，把computetile、GPUtile、SoCtile均分离后再整合。委果紧迫的变化，则发生在FoverosDirect阶段。Intel初始从传统微凸点（micro-bump）渐渐转向Cu-CuHybridBonding，也即是铜-铜夹杂键合。这么作念的意旨尽头大，因为传统bump间距经常在几十微米量级，而hybridbonding还是进入10μm以下范围，互连密度出现数目级普及。

这意味着芯片之间的通顺，初始越来越接近“片上互连”的成果。当年die之间通讯像“跨城高速”，面前渐渐变成“同城区说念路”。数据搬运距离、功耗、延迟都会明白下跌。Intel后续的ClearwaterForestXeon，则进一步把Foveros、RibbonFET、PowerVia（后头供电）组合在一皆，本体上还是不再是单纯封装，而是架构、供电、晶体管和3D互连的合座协同。

TSMC的SoIC道路，则是另一种更教诲的工业化决议。

SoIC的中枢通常是HybridBonding，但它比Intel更强调出产教诲度与生态兼容性。当年几年，SoIC的bondingpitch还是从约9μm渐渐鼓动到6μm，并有狡计连续向更小间距演进。它支捏face-to-face的logic-on-logic堆叠，也支捏memory-on-logic结构。AMD的3DV-Cache，本体上即是SoIC的经典案例：通过把SRAM平直堆叠在CPU之上，大幅增多缓存容量，同期尽量训斥延迟与功耗。

为什么SoIC在行业里意旨广宽？因为它第一次让“3Dscaling”委果进入量产主流。当年摩尔定律期间，性能普及主要依赖transistorscaling；面前，TSMC还是明确把CoWoS+SoIC视为畴昔几年最中枢的scaling器具之一。某种意旨上，先进封装还是从“补助技艺”升级为“主工艺道路”。

也正因为如斯，黄仁勋才会觉得华为的标的，与台积电弥远道路存在高度连气儿性。

不外，LogicFolding与SoIC、Foveros又如实存在紧迫区别。

Foveros、SoIC，本体上仍然主要属于die/chiplet级别的3D集成。它们责罚的是“芯片与芯片之间”的通顺问题。而华为强调的，则是进一步向芯片里面鼓动，把3D重构深切到步调单位、逻辑门致使关键旅途层面。

这时候，就必须谈到另一条更接近华为的技艺道路：Monolithic3D。

Monolithic3D，也叫单片3D集成，它与传统堆叠最大的不同，在于它不是把还是制造完成的die再堆起来，而是平直在消失块硅片上规矩制造多层活跃器件。

浮浅说，传统3D封装像“楼房拼装”，而Monolithic3D更像“原地盖楼”。

它最大的上风，是不错结束极高密度的垂直互连。由于上基层器件平直在消失晶圆里面酿成，互连距离远小于TSV或micro-bump，延迟和功耗表面上都会进一步下跌。

这一标的其实还是沟通许多年。Imec、Stanford、MIT、Samsung等机构都有精深原型沟通。举例SkyWater与Stanford/MIT相助的标的，尝试把碳纳米管FET与RRAM平直堆叠在CMOS之上，用于AI推理架构沟通。一些实验终局表露，在特定场景下，这类架构具备权贵普及能效与婉曲量的后劲。

Intel也弥远把Monolithic3D视为畴昔sub-2nm期间的紧迫标的之一。因为连吸收缩晶体管的旯旮收益越来越低，只须进一步裁减互连距离，智力连续普及系统服从。

但Monolithic3D到今天仍未委果直范畴商用，原因也很现实。

最浩劫点是热。

由于表层晶体管必须在还是存在的底层器件上连续制造，工艺温度受到严格为止。高温会毁伤基层结构，因此许多传统高性能工艺无法平直使用。此外，多层活跃器件访佛后，散热与应力管制也会变得极其复杂。

从某种历程上说，华为的LogicFolding，更像是“设想驱动的细粒度3D化”。它莫得皆备进入委果意旨上的sequentialtransistorfabrication（规矩式晶体管制造，是接下来要说的CFET的一种3D堆叠制造决议，不同于单片式），而是运用先进封装与高密度互连，在设想层面结束类似成果。

也即是说，华为并莫得澈底跳出洋际主流技艺体系，而是在现存工艺受限要求下，把“细粒度3D化”鼓动得更激进。

再往下一层，则是今天民众半导体公司都在押注的CFET。

如果说SoIC、Foveros照旧“芯片级立体化”，Monolithic3D是“晶圆级立体化”，那么CFET还是进入“晶体管级立体化”。

它的中枢念念想，是把本来横向陈列的NMOS与PMOS晶体管，改成高下堆叠。

传统CMOS结构里，nFET与pFET是比肩舍弃的；而CFET则把它们垂直叠在消失个footprint内，从而权贵普及密度，并减少局部互连长度。

这一标的，被许多业内东说念主士视为GAA（Gate-All-Around）之后委果意旨上的下一代晶体管架构。

TSMC已展示过基于CFET结构的测试电路与SRAM筹划原型，Samsung与IBM也提议了MonolithicStackedFET等结构，用于缓解高宽比与制造复杂度问题。Intel刻下的RibbonFET，则被视为畴昔向CFET演进的紧迫基础。

值得防护的是，CFET与华为LogicFolding之间，其实并不是竞争联系，而是可能互补。

因为LogicFolding更偏向逻辑结构与旅途重构，而CFET则属于更底层的晶体管结束形状。畴昔表面上皆备可能出现“CFET+LogicFolding”连合的体系。

从通盘这个词产业视角看，今天民众头部半导体公司的技艺道路，其实还是越来越了了。

TSMC的上风在于“全体系跨越”：先进制程、先进封装、夹杂键合、CFET原型同期鼓动，而况SoIC还是酿成教诲买卖生态。Intel则试图通过Foveros+RibbonFET+PowerVia建筑新的系统级闭环，在数据中心市集再行争夺主动权。Samsung、Imec等则在更激进的前沿结构上捏续干涉。

而通盘这些道路，背后都指向消失个趋势：畴昔芯片行业不再仅仅二维制程缩放，而是晶体管、互连、封装、架构、EDA、系统协同共同组成的“3D系统工程”。

HybridBonding之是以被反复说起，也正因为它还是成为这个期间最关键的底层使能技艺之一。

因此，黄仁勋所谓“行业早就在作念类似标的”，绝非一句跟蜻蜓点水的辞令，其实有明确技艺配景赈济。

华为委果特殊的地点，在于它是在受为止程要求下，把这些本来主要处事于先进制程的3D念念路，“内化”进了自身架构体系。换句话说，TSMC、Intel更多是在“先进制程基础上连续向3D蔓延”；而华为则是在“制程受限情况下，用3D化弥补制程差距”。

这亦然为什么，LogicFolding会显得格外激进。

因为它不仅是封装技艺，更像是一种“压力环境下的系统优化道路”。

但与此同期，它也依然需要濒临通盘这个词行业共同濒临的问题：良率、散热、EDA复杂度、应力管制、成本，以及委果直范畴量产后的厚实性。

是以，以今天的视角看，更合理的说法应该是：

华为莫得皆备创造一条全新范式，但在民众还是酿成的后摩尔技艺波浪中，把“细粒度3D重构”鼓动到了一个更具策略意味的位置。

畴昔委果的竞争，也很可能不是哪一种道路澈底取代另一种，多条3D旅途将会弥远并存、彼此交融。

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